16位移位寄存器 eda工具实现

使用了 modelsim,synplify,QuartusII三个软件实现

EDA工具软件实验报告

Modelsim 十六位移位寄存器

1. 实验目的:

使用软件Modelsim,通过Verilog语言表达移位寄存器的功能,进一步学习信号赋值与变量赋值、顺序语句与并行语句、进程结构。

2. 实验原理:

Clk是移位时钟信号,load_in是16位预置数据端口,load_en是数据预置使能信号,dout是移位输出,dir是移位模式控制信号。此电路工作原理是:当clk上升沿到来时进程启动,若此时预置使能load_en为高电平,则将输入端口的16位二进制数作为移位的初始值;若load为低电平,则执行:当dir为低电平时左移,为高电平时右移.

3. 实验步骤:

1.在E盘新建文件夹命名为“dyj”再文件夹里新建子4个子文件夹分别命名为“modelsim”“synplify”“quartus”“src”。打开Modelsim软件,新建工程,File—new—project,在 Project Name 中写入工程的名字“shift16”,

16位移位寄存器 eda工具实现

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