应答器译码算法的研究及FPGA实现

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应答器译码算法的研究及FPGA实现

作者:李虎

来源:《中国科技博览》2014年第36期

[摘要]根据SUBSET-036标准,对应答器报文译码算法、流程进行研究,并通过FPGA

进行算法实现和验证,通过与报文原始信息进行比较,验证了FPGA实现的正确性。FPGA中应答器译码算法的实现对编程器、应答器传输模块的研究和开发具有很好的指导意义。

[关键词]应答器译码算法 FPGA实现

中图分类号:U284.48 文献标识码:A 文章编号:1009-914X(2014)36-0350-01

1 概述

应答器是一种能向车载子系统发送报文信息的点式传输设备,它既可以传送固定信息,也可以连接轨旁电子单元传送可变信息。由于应答器具有高可靠性的数据传输能力和大容量的信息传输速度,因此作为车-地通信方式在列车控制系统中得到广泛的应用。

为保证应答器报文能安全可靠的在车-地之间传输,欧洲信号(EUROSIG)协会制定了一种适用于应答器报文的编解码策略FFFS。

利用FFFS编码策略得到的每个报文是循环码中的一个码字,它可以防止随机错误和突发错误对报文的干扰。应答器的报文格式有长报文(1023位)和短报文(341位)两种,其位数设置如表1所示。

2 译码流程

应答器译码具体流程研究分析如下:

(1)取一个长度为n+r的窗,用来接收连续的比特流。(长报文r=77,短报文r=121。如果窗已经移动超过7500bits,r=n)。

(2)判断奇偶校验是否满足,如果不满足,移窗,回到步骤(1);

(3)r位额外bits(窗的右边r位)是否和开始的r位(窗的左边)一致?如果不一致,移窗,回到步骤(1);

(4)利用同步算法找到报文的开始位置(bn-1),如果是不可能的值,移窗,返回步骤(1);

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