八位数码管的动态显示VHDL程序

如题,实际的程序

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

--------------------------------------------------------------------

entity seg_display is

port( clk : in std_logic; --定义动态扫描时钟信号 reset : in std_logic; --定义复位信号

ledag : out std_logic_vector(6 downto 0); --定义数码管的七段输出信号 del : out std_logic_vector(2 downto 0) --定义八位数码管位置显示信号 );

end seg_display;

--------------------------------------------------------------------

architecture whphtao of seg_display is

signal clk1Khz : std_logic; --数码管扫描时钟

signal clk1hz : std_logic; --计数时钟

signal cq : std_logic_vector(3 downto 0);--计数值

begin

PROCESS(clk) --产生1hz信号

variable cnt : INTEGER RANGE 0 TO 49999999;

BEGIN

IF clk='1' AND clk'event THEN

IF cnt=49999999 THEN cnt:=0;

ELSE

IF cnt<25000000 THEN clk1hz<='1';

ELSE clk1hz<='0';

END IF;

cnt:=cnt+1;

END IF;

END IF;

end process;

PROCESS(clk) --产生1Khz信号

variable cnt1 : INTEGER RANGE 0 TO 49999;

BEGIN

IF clk='1' AND clk'event THEN

IF cnt1=49999 THEN cnt1:=0;

ELSE

IF cnt1<25000 THEN clk1khz<='1';

ELSE clk1khz<='0';

END IF;

cnt1:=cnt1+1;

END IF;

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