Verilog HDL硬件描述语言(标注版)-01

Verilog HDL硬件描述语言 标注版 重点清晰 观点明确 高效学习

Verilog HDL硬件描述语言(标注版)-01

第1章简

1.1 什么是Verilog HDL?介

Verilog HDL硬件描述语言(标注版)-01

本章介绍Verilog HDL语言的发展历史和它的主要能力。Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外,Verilog HDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。

Verilog HDL语言不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。因此,用这种语言编写的模型能够使用Ve rilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力,其中许多扩展最初很难理解。但是,Verilog HDL语言的核心子集非常易于学习和使用,这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

1.2 历史

Verilog HDL语言最初是于1 983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用,Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中,Verilog HDL语言于1 990年被推向公众领域。Open Verilog International(O VI)是促进Ve rilog发展的国际性组织。1 992年,O VI决定致力于推广Verilog OVI标准成为I EEE标准。这一努力最后获得成功,Verilog 语言于1 995年成为I EEE标准,称为IEEE Std1 364-1 995。完整的标准在Ve rilog硬件描述语言参考手册中有详细描述。

1.3 主要能力

下面列出的是Ve rilog硬件描述语言的主要能力:

基本逻辑门,例如a nd、o r和n and等都内置在语言中。

用户定义原语(U DP)创建的灵活性。用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。

开关级基本结构模型,例如p mos和n mos等也被内置在语言中。

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