vhdl 参考答案 上机练习三:时序逻辑电路设计

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VHDL与复杂数字系统设计

上机实验3:时序逻辑电路的VHDL程序设计

一、实验目的:

1. 掌握在Max+plus II开发平台上,使用硬件描述语言设计电路的基本操作

步骤;

2. 运用所学VHDL的描述语句完成一种时序逻辑电路的设计。

二、要点:

时序逻辑电路在电路结构上有两个显著特点:

第一,时序电路通常包含组合电路和存储电路两个组成部分,而且存储电路是必不可少的。第二,存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起,共同决定组合逻辑电路的输出。

时序电路的信号变化特点:

时序电路以时钟信号为驱动;电路内部信号的变化(或输出信号的变化)只发生在特定的时钟边沿;其他时刻输入信号的变化对电路不产生影响; 要点:执行条件的控制;

时钟边沿的检测;

1、执行条件的控制

采用进程描述可以有效控制执行条件,若进程以时钟信号(clk)为唯一敏感信号,则只有当时钟信号变化时,进程才执行;在其他时刻,任何输入信号的变化对电路(进程)不起作用;

模版1:

process(clock) --敏感信号表中只有时钟

begin

if rising_edge(clock) then --监测时钟上升沿,若用falling_edge(clock) …… --则监测时钟下升沿。

end if;

end process;

例:时钟上升沿动作的D触发器

library ieee;

use ieee.std_logic_1164.all;

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