EDA实验05—简单分频时序逻辑电路设计
EDA简单分频时序逻辑电路设计
电子信息工程学系实验报告
课程名称：EDA技术与实验
实验项目名称：简单分频时序逻辑电路设计 实验时间：
班级：通信091 姓名：Jxairy 学号： 实 验 目 的 :
1．掌握条件语句在简单时序模块设计中的使用。
2．学习在Verilog模块中应用计数器。
实 验 环 境 :
Windows 7、MAX+PlusⅡ10等。
实 验 内 容 :
1．模为60的8421BCD码加法计数器的文本设计及仿真。
2．BCD码—七段数码管显示译码器的文本设计及仿真。
3．用For语句设计和仿真七人投票表决器。
4．1/20分频器的文本设计及仿真。
实 验 过 程 :
一、模为60的8421BCD码加法计数器的文本设计及仿真：
（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，
按“OK”按钮，即选中了文本编辑方式。
图5.1 新建文本
（2）另存为Verilog编辑文件，命名为“count60.v”如图5.2所示。
（3）在编辑窗口中输入程序，如图5.3所示。
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