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verilog串口通信程序

FPGA实现RS-232串口收发的仿真过程（Quartus+Synplify+ModelSim）(2007-09-11

12:17:37)

verilog串口通信程序

就结合网上的参考资料和自己的琢磨，做了这个东西。

针对我这个小程序结合FPGA的开发流程，主要走了以下几步： 1. 文本程序输入（Verilog HDL）

2. 功能仿真（ModelSim，查看逻辑功能是否正确，要写一个Test Bench） 3. 综合（Synplify Pro，程序综合成网表）

网上关于RS-232的异步收发介绍得很多，最近没事学着摸索用ModelSim来做时序仿真，

4. 布局布线（Quartus II，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延）

5. 时序仿真（ModelSim，根据时延做进一步仿真）

这里贴出我的程序和各个详细步骤，能和各位正在学习的新手们一起分享。 0. 原理 略

一、文本程序输入（Verilog HDL） 发送端： module trans(clk, rst, TxD_start, TxD_data, TxD, TxD_busy ); input clk, rst, TxD_start;

input[7:0] TxD_data; // 待发送的数据 output TxD, // 输出端口发送的串口数据 TxD_busy; reg TxD;

reg [7:0] TxD_dataReg; // 寄存器发送模式，因为在串口发送过程中输入端不可能一直保持有效电平 reg [3:0] state;

parameter ClkFrequency = 25000000; // 时钟频率－25 MHz

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