eda实验报告

实验3 全加器

一、实验目的

1、掌握组合逻辑电路设计原理。

2、正确理解多位加法器的相加原理。

二、硬件要求

1、EDA试验箱

2、主芯片：EP1K100QC208-3或EPM7128SLC81-15

三、实验原理

全加器在进行加法运算时，不仅要考虑被加数与加数相加，而且还要考虑相邻的低位进位信号，同时产生与相邻高位的进位信号。

四、实验内容及步骤

1、根据真值表设计出全加器的VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY full6 IS

PORT(A0,A1,A2,A3,A4,A5:IN STD_LOGIC;

B0,B1,B2,B3,B4,B5:IN STD_LOGIC;

Ci:IN STD_LOGIC;

S0,S1,S2,S3,S4,S5:OUT STD_LOGIC;

Co:OUT STD_LOGIC);

END full6;

ARCHITECTURE one OF full6 IS

COMPONENT full

PORT(a,b,ci:IN STD_LOGIC;

s,co:OUT STD_LOGIC);

END COMPONENT;

SIGNAL D,E,F,G,H:std_logic;

BEGIN

U0:full PORT MAP(A0,B0,Ci,S0,D);

U1:full PORT MAP(A1,B1,D,S1,E);

U2:full PORT MAP(A2,B2,E,S2,F);

U3:full PORT MAP(A3,B3,F,S3,G);

U4:full PORT MAP(A4,B4,G,S4,H);

U5:full PORT MAP(A5,B5,H,S5,Co);

END one;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY full IS

PORT(a,b,ci:IN STD_LOGIC;

s,co:OUT STD_LOGIC);

END full;

ARCHITECTURE one OF full IS

BEGIN

s<=a xor b xor ci;