智能抢答器的Verilog设计及Quartus_仿真

科技信息○机械与电子○SCIENCE&TECHNOLOGYINFORMATION2011年第5期

智能抢答器的Verilog设计及QuartusII仿真

冯洋

(渭南师范学院物理与电子工程系

【摘

陕西渭南714000)

要】介绍了智能抢答器的组成及工作原理。采用Verilog语言通过QuartusⅡ软件对设计进行仿真，并在Altera公司的Cyclone

EP1C12Q240C8器件上实现该系统,验证设计的正确性。该抢答器采用VerilogHDL语言模块化和层次化的思想，使设计十分简单，工作稳定可靠，有较强的实用性。

【关键词】抢答器;VerilogHDL;层次化和模块;Quartus

Ⅱ

[1]

引言

现行的抢答器主要有两种：基于小规模数字逻辑芯片锁存器设计；另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂，单片机随着抢答组数的增加存在I／O资源不足的情况；本文提出一种新的抢答器设计方法，即利用VerilogHDL硬件描述语言来设计抢答器并在FPGA上实现[3]，设计中充分利用VerilogHDL层次化和模块化的思想[4]，使得抢答器整个设计过程简单，灵活；同时，设计中运用AlteraQuartusⅡ6.0完成综合、仿真，使设计更加可靠。

1

1.1

系统设计

抢答器系统的功能

抢答器具体功能如下：(1)可同时进行四组人的抢答。(2)设置一个抢答控制开关，只有按下开始按钮才能抢答；(3)抢答器具有抢答倒计时功能，一次抢答的倒计时时间为60s。(4)抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的组号，显示组号。抢答实行优先锁存，优先抢答选手的相应组号和成绩一直保持到下一轮抢答开始。(5)参赛选手在设定的抢答有效时间内进行抢答，抢答有效，如果抢答延迟时间已到，无人抢答，本次抢答无效，系统回到开始前的等待状态。(6)当抢答有效后，可以根据抢答选手回答问题正确与否对选手相应组数的成绩进行加分操作。

本模块设两开关及两输入端,开关为主持人控制的计分复位开关RST和加分开关ADD，另两输入端为一hz脉冲信号clk和CHOS选手编号输入。当选第一位选手按键后CHOS输入该选手代码，如主持人按复位键RST可对该选手分数清零，当该选手大对问题主持人按加分键ADD当clk上升沿到来时加一分。每个选手分数对应于输出的aa，bb，cc，dd。输出到译码器。2.3计时器模块

本模块设两开关及两输入端，开关为主持人控制的计时清零开关CLR，使能开关EN，另两输入端为一hz脉冲信号clk和STATES选手编号终止计时端。当主持人说开始抢答前按清零开关时间预置60秒，开始后主持人打开使能开关EN倒计时在脉冲信号上升沿来时进行减法计算，直到有选手按键倒计时终止。输出QA，QB分别为个位和十位传输给译码器。

图2抢答器的顶层模块图

3系统仿真/硬件验证

图1智力抢答器组成图

根据抢答器功能要求，规划程序包括的子模块，并编写VerilogHDL代码，源代码首先在AlteraQuartus6.0软件上进行仿真、综合，目标器件选用AlteraCycloneEP1C12Q240C8，然后通过EDA试验箱验证，上述功能全部正确,工作稳定良好。系统仿真后的结果分别如图3、图4、图5所示。

本文以VerilogHDL语言为基础设计的电子抢答器，根据设计功能要求，该设计主要包括抢答鉴别部分、计分器部分、计时器部分和显示部分。功能模块结构如图1所示。1.2系统顶层电路设计

我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。下面根据自顶向下的设计方法确定抢答器的整个系统的顶层模块图如图2所示。

图3抢答鉴别电路QDJB仿真图

2

2.1

主要模块设计内容

抢答鉴别模块

本模块设5个开关和500HZ脉冲信号输入端，其中开关分别为四位选手按键开关及主持人控制的清零开关CLR，当主持人出完题目按清零开关后，选手作答其中哪位选手最先按键，其所对应的选手号数码灯亮并且记录选手号STATES并传给计分器，计时器及译码器。2.2计分器模块

图4计分器电路JFQ仿真图（下转第102页）

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