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电子技术基础数字部分第五版康华光verilog源代码素材

电子技术基础数字部分第五版康华光书中的verilog源代码素材

4.6.1

module_2to4decoder(A1,A0,E,Y);

input A,B,E;

output [3:0]Y;

wire A1not,A0not,Enot;

not n1(A1not,A1),

n2(A0not,A0),

n3(Enot,E);

nand n4(Y[0],A1not,A0not,Enot),

n5(Y[1],A1not,A0,Enot),

n6(Y[2],A1,A0not,Enot),

n7(Y[3],A1,A0,Enot);

endmodule

4.6.2

module_2to1muxtri(A,B,SEL,L);

input A,B,SEL;

output L;

tri L;

bufif1(L,B,SEL);

bufif0(L,A,SEL);

endmodule

4..6.3

module halfadder(S,C,A,B);

input A,B;

output S,C;

xor(S,A,B);

and(C,A,B);

endmodule

module fulladder(S,CO,A,B,CI);

input A,B,CI;

output S,CO;

wire S1,D1,D2;

halfadder HA1(S1,D1,A,B);

halfadder HA2(S,D2,S1,CI);

or g1(CO,D2,D1);

endmodule

module_4bit_adder(S,C3,A,B,C_1);

input[3:0]A,B;

input C_1;

output [3:0]S;

output [3:0]C3;

wire C0,C1,C2;

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